这集讲什么
2045 年的芯片或许会把晶体管、布线与芯片连接推向更深的三维结构；但决定它们何时到来的，不只是实验室里的性能，更是良率、散热、设备供应和量产成本。
1-3要点
- 下一代芯片是系统工程：晶体管、供电、互连、封装和设计规则会相互改变彼此的经济性。
- 可量产比可演示更难：新材料或架构必须穿过完整流程，并达到客户所需的良率、成本和时间表。
- 三维化带来空间，也带来新约束：垂直互连、复杂加工与散热会限制堆叠收益。
What will computer chips look like in 2045?｜深度中文详解
播出信息
背景
主持人走访英特尔晶圆厂、研究实验室与先进封装实验室，分别询问负责工艺开发、量产改进、前沿研究、封装和技术战略的人员。问题从“新制程的缺陷怎样被找出来”一路延伸到“AI 需求暴涨时，整个行业能否造出足够多的芯片”。
这里的“制程节点”不是单一晶体管尺寸，而是一整套晶体管、布线、设备、设计规则和制造步骤。实验室证明某种结构可行，与客户能按期用它设计产品、晶圆厂能稳定量产，是不同的里程碑。
总结分析
本集以一个看似遥远的问题开场：2045 年的芯片会长什么样？采访给出的不是一张确定的路线图，而是一套判断未来技术能否落地的方法。英特尔正在推进环绕栅晶体管、背面供电和更先进的光刻，同时研究垂直堆叠晶体管、新布线材料与更密集的芯片键合。这些方向共同指向三维化，却分别受制于刻蚀和填充、热量排出、缺陷控制，以及设计工具能否跟上。
节目最具体的部分，是把“创新”还原成工厂决策。新节点有约两千道步骤；工程师通过在线量测、电性测试和截面分析追查失效，也要决定哪些实验值得优先占用产线。英特尔的 10 纳米延误则说明：一项技术即使最终表现出色，若成熟时间错过客户窗口，仍可能是昂贵的战略失误。因此，受访者反复强调成熟度门槛和按期交付，而非把所有新点子塞进同一代产品。
AI 又把另一层约束推到台前：即便芯片设计和制程持续进步，产量仍取决于光刻机及整条设备供应链。英特尔高管认为，现有工具基础或可支撑约两倍扩张，却不足以让领先制程晶圆产量增长十倍。这使未来竞争同时成为技术、规模与采购承诺的竞争。至于英特尔是否已在技术上追近台积电、High-NA EUV 对谁更划算，以及重建晶圆厂惯例能省下多少成本，节目提供了鲜明立场，但尚未给出足以独立验证的完整数据。
节目结构 / 议程
- 开场：AI 需求冲击 — 00:00 🎧 · ▶️
- 新制程如何进入量产 — 00:47 🎧 · ▶️
- 10 纳米的教训 — 03:22 🎧 · ▶️
- 从平面晶体管到环绕栅 — 06:28 🎧 · ▶️
- High-NA EUV 的经济账 — 13:13 🎧 · ▶️
- 芯片技术树能否走向别处 — 19:20 🎧 · ▶️
- 走进「Hot Topics」会议 — 23:33 🎧 · ▶️
- 钌能否替代铜布线 — 29:30 🎧 · ▶️
- 堆叠晶体管为何还需多年 — 32:41 🎧 · ▶️
- 混合键合与芯片间通信 — 39:45 🎧 · ▶️
- 工具不足以让产量增长十倍 — 48:00 🎧 · ▶️
- 英特尔能追上台积电吗 — 53:14 🎧 · ▶️
- Terafab 与重新设计晶圆厂 — 1:01:02 🎧 · ▶️
分节详解
1) 开场：AI 需求冲击 — 00:00 🎧 · ▶️
💬 他们说了什么：开场称，AI 带来的计算需求可能比现有最大产能高出约 40%—50%。要维持算力增长，既须让每颗芯片更强，也须制造更多领先制程芯片；ASML 的 EUV 等上游设备限制了后者。
💡 为什么重要：这把讨论从晶体管性能扩展到实际可交付的总算力。设计再好，设备不到位就无法形成晶圆产出。
⚡ 争议点：40%—50% 是节目中的需求判断，没有说明统计范围或计算口径，不宜当作全行业已确认的缺口。
2) 新制程如何进入量产 — 00:47 🎧 · ▶️
💬 工艺开发负责人 Chris Auth 说，14A 已开发三年多，正接近确定工艺与设备配置。工厂约有 2,000 道步骤，每一步都须调到能每周处理数千片晶圆且结果可重复。团队用在线量测找缺陷，再以最终电测、失效定位和透射电镜截面，把问题追溯到具体层和工序。
💡 所谓“提高良率”不是一次性修好整个节点，而是在漫长流程中不断缩小缺陷来源、修改步骤并确认修改没有破坏其他环节。
⚡ 访谈说明了方法，却未披露 14A 当前良率、月度改进幅度或具体投产承诺；不能由“接近确定工艺”推断量产已无风险。
3) 10 纳米的教训 — 03:22 🎧 · ▶️
💬 节目回顾，英特尔 10 纳米原计划于 2016 年推出，至 2018 年才开始制造。Auth 说，当时追求激进的“超尺度缩放”，又因 EUV 尚未准备好而设计了许多不依赖新设备的办法，增加了工艺负担。此后英特尔采用阶段关卡：良率、缺陷和性能未达到成熟度指标的技术，就延至后续节点。节目还对比了台积电 2019 年将 EUV 投入量产与英特尔首款 EUV 工艺直到 2023 年才进入产品的时间差。
💡 节点成功不能只看最终性能；若错过客户产品周期，制造技术的商业价值也会受损。
⚡ Auth 称 10 纳米最终具有世界级良率、性能和成本，这是受访者评价；节目没有展示可直接比较的指标。
4) 从平面晶体管到环绕栅 — 06:28 🎧 · ▶️
💬 节目把晶体管解释为由栅极控制源极、漏极间电流的开关。缩小时漏电更难控制，于是栅极从只接触沟道顶部的平面结构，发展到包住三面的 FinFET，再到包围纳米带的环绕栅。制作后者要用临时材料支撑沟道，经历约 1,000°C 的高温步骤后再移除支撑、填入绝缘层与金属栅。节目指出，FinFET 和环绕栅的实验室演示分别可追溯到 1989 年和 1988 年，但量产节点相隔多年。
💡 结构设想出现得早，不代表配套材料、设备和完整流程已经可用。研发如今也从单纯缩小尺寸，转向同时改造材料、结构与供电。
⚡ Auth 称环绕栅是“终极晶体管”结构；这表达了其控制沟道的优势，并非断言未来不再有其他架构创新。
5) High-NA EUV 的经济账 — 13:13 🎧 · ▶️
💬 High-NA EUV 将数值孔径从普通 EUV 的 0.33 提高到 0.55；节目称单次曝光可印出约小 1.7 倍的特征，但机器价格约为普通 EUV 的两倍。Auth 解释，英特尔的背面供电把较粗的电源线移到晶体管下方，为正面信号线腾出空间，因此某些图案可用 High-NA 一次印出；按他的说法，台积电的不同架构可能仍需多重曝光。14A 已把 High-NA 作为可与客户商议的设计选项。
💡 设备是否“划算”取决于整套布线架构，以及它能否省去曝光次数、时间和缺陷机会，而非单看设备标价。代工客户还需要成熟的 PDK；Auth 承认，英特尔从内部制造转向服务外部客户时，为 18A 建立正式 PDK 经历了学习过程。
⚡ 台积电为何暂不采用 High-NA，这里主要依据英特尔受访者的解释；两家公司不同节点、图层与成本假设需要分别比较。
6) 芯片技术树能否走向别处 — 19:20 🎧 · ▶️
💬 面对“历史稍有不同，芯片会不会完全变样”的提问，Auth 认为环绕栅有一定必然性，背面供电则更出人意料；铜仍适合较大的布线，在最细间距可能被取代。他设想晶体管与互连继续交替向上构建，互补场效应晶体管（CFET）则把通常并排的 n 型、p 型器件上下堆叠。限制计算的不仅是开关速度和功耗，还有热量能否散出。
💡 2045 年的关键变化可能是利用垂直空间，而不只是把二维图案继续缩小。但逻辑电路发热，使它难以直接照搬存储器的堆叠方式。
⚡ Auth 说近四年的技术路径相对可见，再往十年、二十年就难预测；节目中的三维图景应视为研究方向，而非确定产品计划。
7) 走进「Hot Topics」会议 — 23:33 🎧 · ▶️
💬 主持人旁听了针对 18A、18A-P 的问题优先级会议。Kevin Fischer 说，等到数据完全齐备往往已太迟，管理者必须在不确定性下决定实验是否值得冒产线风险。实例是外延生长形成异常结节，可能让相邻结构短路：团队并行测试专门清洗与消除结节源头等方案。最高优先级的 HotBox 1 实验批次可在每台设备前插队，但会降低整厂运行效率。
💡 研发速度不是免费获得的。“加急”某项关键实验，会占用其他批次的设备时间；会议实质上是在分配稀缺的工程时间和晶圆产能。
⚡ 在数据不完整时迅速决策，既可能避免延误，也可能让错误方案过早进入生产；节目没有给出这类决策的成功率。
8) 钌能否替代铜布线 — 29:30 🎧 · ▶️
💬 研究人员 Jack Kavalieros 解释，现代芯片在晶体管上方有十余层金属互连。铜的本征电阻率较低，却通常需要衬层；线越细，衬层占据的导电空间越可观。钌可以刻蚀成形、可能免去该衬层，因此在约 20 纳米布线间距附近可能出现优势交叉点。他也回顾：英特尔曾在特定时期看好钴，后来改进使铜重新成为更强选项。
💡 材料选择看的是做成实际结构后的电阻、可制造性与系统兼容性，而非材料手册上的单一数值。
⚡ 所谓交叉点随衬层技术和集成工艺改变；“研究钌”不等于已经决定以钌全面取代铜。
9) 堆叠晶体管为何还需多年 — 32:41 🎧 · ▶️
💬 Kavalieros 说，CFET 不只是把两个器件叠起来：上下晶体管仍须垂直连接，高深宽比沟槽更难刻蚀、清洗与填充，填充不良还会留下空隙。实验室先用“短流程”验证薄膜、二极管、电容等单元，再组合成简化晶体管；例如先做上下各一条纳米带，而非完整的多条堆叠。完整制造流程可能需一个月或更久，因此短流程能更快检验假设。
💡 一个尺寸足够小、能够工作的实验样品，未必比现有设计性能更好，也未证明上千道工序能共同稳定运行。这正是“实验室可行”到“手机里出现”可能相隔约十年的原因。
⚡ 材料还可能因接触层不附着，或后续气体穿过保护层改变其性质而被淘汰；展示一项结构时，应询问它通过了哪些后续工艺测试。
10) 混合键合与芯片间通信 — 39:45 🎧 · ▶️
💬 节目指出，芯片面积增大时，计算电路可按面积扩展，供并排芯片通信的边缘却只按边长扩展。混合键合让两片芯片的铜互连及周围绝缘表面直接结合，减少对较大焊点的依赖。封装负责人 Tyler Osborn 介绍，晶圆对晶圆键合要求两侧芯片布局和良品位置匹配；芯片对晶圆则可先挑出已测试的良品。连接间距方面，他举出约 15 年前的 130—150 微米、如今 Foveros 量产的 25 微米，以及实验文献报告的 0.45 微米可靠性数据。
💡 对 AI 而言，更密的连接有望缓解计算芯片与存储器间的数据搬运瓶颈；对其他设备，也可能降低 CPU、GPU 等部件间每比特传输能耗。
⚡ 文献中的极细间距不等于现有量产能力。键合还必须面对对准、缺陷、良品配对和散热问题。
11) 工具不足以让产量增长十倍 — 48:00 🎧 · ▶️
💬 主持人提出，ASML 每年生产的 EUV 设备少于 100 台，还须分配给多家逻辑与存储厂商。英特尔 CTO Pushkar Ranade 说，短缺不限于 EUV：一旦某节点锁定特定设备，不能轻易换用另一供应商。节点之间尽量复用设备，他以 18A 到 14A 或有约 80% 工具可复用作示意。被问及现有全球工具能否支撑领先制程晶圆产量增长十倍，他回答“不能”，但增长约两倍“可能可以”。
💡 即使终端买家愿意支付更高价格，扩产仍须设备制造商及其上游供应商共同提高供给。现有高良率产线也难仅靠继续改善良率获得数量级增长。
⚡ 两倍与十倍是访谈中的概括判断，不是附带产能模型的预测；主持人对 AI 企业收入和晶圆厂资本开支的对比，同样属于其估算。
12) 英特尔能追上台积电吗 — 53:14 🎧 · ▶️
💬 主持人称台积电领先制程晶圆出货规模是英特尔的三倍以上。Ranade 强调晶圆厂约 80% 成本为固定成本，利用率和良率提升具有重大经济意义。他认为英特尔需要逐步追赶的是规模；若只谈技术，则已处于接近位置，少数百分点的性能或面积差异不如按时交付、高良率快速爬坡重要。他不同意主持人援引的 14A 与台积电 N2 密度对比。
💡 代工竞争不是单项晶体管密度比赛。客户还要评估不同功耗目标的器件、SRAM、模拟电路、PDK 成熟度、交期和可获得的产能。
⚡ “技术已追上”是英特尔高管的判断。主持人提出双方当年资本开支约 500 亿美元与 200 亿美元的对比，但公司业务和客户结构不同，不能仅凭该数字判定未来产能或工艺优劣。
13) Terafab 与重新设计晶圆厂 — 1:01:02 🎧 · ▶️
💬 Ranade 谈及与 Elon Musk 所设想 Terafab 的合作可能，认为新晶圆厂既需要设备，也需要电力、水、耗材与洁净室空间。按他的说法，建厂成本过去数十年约每四至五年翻倍；一套 High-NA EUV 扫描设备及配套约需 4 亿美元。他因此提出重新审视沿袭多年的工厂设计乃至洁净室要求。节目末尾，他表示若一年前知道如今的需求状况，英特尔当时就会投资更多，眼下也将增加投资。
💡 若传统建设方式的成本持续上升，扩大供给不能只靠复制旧厂；但采购设备具有长交期，晚作决定也可能意味着错过需求窗口。
⚡ Terafab 的合作内容和新增净产能在访谈中没有明确方案。“放松洁净室条件”是挑战惯例的思想实验，并非已验证可行的制造建议。
人物与机构
- Chris Auth｜英特尔：负责正在导入制造的工艺开发，讨论节点成熟度、晶体管与 High-NA。
- Kevin Fischer｜英特尔：介绍 18A／18A-P 问题优先级会议及产线实验决策。
- Jack Kavalieros｜英特尔：介绍钌互连、CFET 与研究技术的验证路径。
- Tyler Osborn｜英特尔：先进封装技术开发负责人，讨论混合键合。
- Pushkar Ranade｜英特尔 CTO：讨论设备供给、规模经济、竞争与建厂战略。
- ASML、台积电：分别是访谈中重要的光刻设备供应方与代工竞争参照。
金句
“如果你想等到完整的数据集，那你已经等得太久了。” ——Kevin Fischer，谈产线决策速度
“我们对未来大约四年的技术有可见度。” ——Chris Auth，谈长期技术预测的边界
“除非整个供应链——从设备商到他们的供应商、再到更上游——都生产更多，否则你无法增加产出。” ——Pushkar Ranade，谈扩产限制
洞见与延伸背景
- 制程架构会改变设备账本：背面供电释放正面布线空间，可能让一次 High-NA 曝光替代多次曝光。因此，同一台昂贵设备在不同工艺路线下，投资回报可能截然不同。
- 研究流程有意“不完整”：短流程只验证一个材料性质或结构难题，价值在于迅速排除错误；不能用它的成功率代替完整产品流程的良率。
- 连接密度逐渐接近芯片内部布线尺度：若混合键合继续缩小间距，芯片边界在电气连接上的影响可能减弱；但测试、良品筛选与热管理仍会保留“边界成本”。
- 需求方可能形成虚拟垂直整合：Ranade 认为，规模足够大的 AI 客户即使不拥有整条产业链，也可能通过长期采购和资金承诺影响晶圆厂及设备商扩产。
争议与需核实
- 供需预测：开场的需求缺口，以及“约两倍可行、十倍不可行”的扩产判断，需结合设备出货、安装周期和各厂产能数据核实。
- 竞争基准：英特尔“技术已接近台积电”的说法，须明确比较节点、器件类别、功耗、面积、良率及量产时间；单一密度数字不足以裁决。
- High-NA 的成本收益：应比较具体图层的曝光次数、缺陷率、设备吞吐和整套工艺成本，而不只比较扫描机售价。
- 远期路线：CFET、钌互连及更彻底的工厂改造仍面临集成和经济性验证，不应把研究方向写成确定的 2045 年产品形态。
行动建议
- 评估新制程时，同时查验量产时间、良率、PDK 成熟度和客户产品进度，不要只看节点名称。
- 讨论 AI 算力供给时，把设备、存储、封装与建厂交期纳入同一张约束清单。
- 阅读未来芯片技术公告时，先辨别成果处于材料测试、简化样品、完整流程验证还是高量产阶段。
来源
本文依据所提供英文转写整理；受访者判断、主持人估算与已披露的制造事实在文中尽量分别表述。
